目前，在 ZYNQ 中进行以太网开发的方案，大部分都是基于通过 PS 的 MIO 以 RGMII 接口连接外部 PHY 芯片的方式。但是，由于使用 PS 的 MIO 只能以 RGMII 接口连接外部 PHY 芯片，这就限制了支持其他接口 PHY 芯片的使用，如 GMII、SGMII、MII 等等。因此，若将 PS 内部的以太网控制器 ENET0/ENET1 通过 EMIO 的方式扩展至 PL，便可通过 PL 连接更多种类的接口，从而增加了设计的灵活性。
硬件平台：黑金 ZYNQ7035 板卡
芯片型号：XC7Z035-2FFG676
本设计基于黑金 ZYNQ7035 开发板，将 PS 的 ENET0 连接网口 1，将 ENET1 通过 EMIO 引出为 GMII 接口，将其与 GMII to RGMII IP 核连接后转换成 RGMII 接口，然后与网口 2 连接。
ZYNQ IP 配置
- 配置 ETH0 和 ETH1，将 ETH1 及其 MDIO 通过 EMIO 引出，如图所示。
- 将 FCLK_CLK0 设置为 200M，作为 GMII to RGMII IP 核内部 IDELAYCTRL 的参考时钟。
GMII to RGMII IP 配置
- 添加 GMII to RGMII IP 核。
在 HR BANK 中，IP 核中 RGMII 接口的接收数据信号和控制信号需要通过 IDELAYE2 来调整信号输入延时，使其时序满足建立和保持时间约束。因此需要在 IP 核包含与 IDELAYE2 相关的 IDELAYCTRL，用来校准 IDELAYE2 每个延时 tap 的延时值。
将本 IP 核的 PHY address 设置为 8（该值可任意设置，但不能与现有的 PHY address 相同，否则将产生冲突使 IP 核工作异常）。
- 选择 shared logic 包含在 IP 核内部。
Utility Vector Logic 添加
- 配置 Utility Vector Logic 为非门，将 FCLK_RESET0_N 通过后作为 GMII to RGMII IP 核的复位信号。
IP 连接图
添加约束
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编译生成比特流，点击 Vivado 菜单栏 File -> Export -> Export Hardware…，弹出对话框中勾选 include bitstream 点击 OK ，导出硬件描述文件，并通过 File -> Launch SDK 启动 SDK。
LWIP 库修改
关于 LWIP 库的修改可以参考 【ZYNQ】裸机 PS + PL 双网口实现之 lwip 库文件修改 。
SDK 设计
未完待续…
