REDHAWK——波形(二)

简介: REDHAWK——波形

REDHAWK——波形(一)https://developer.aliyun.com/article/1474073

3、在运行时环境上运行波形

本节提供了如何启动波形作为应用程序并释放应用程序的概述。

①、启动域

首先,启动域管理器和设备管理器。

如果 REDHAWK 是从 RPM 包安装的,那么域管理器和设备管理器在 localhost 上已准备好可立即使用。要在 IDE 中启动一个默认域,请按照以下步骤操作:

  • 在 REDHAWK Explorer 视图中(默认情况下,在窗口的右侧),右键点击目标 SDR 元素并选择启动域…:
  • 我这里没有一个 Device Manager 栏,所以需要先解决这个问题

    <1>、创建一个 REDHAWK Node Project

    <2>、命名为 DeviceManagerTest,Domain Manager 选择为 REDHAWK_DEV

    <3>、拖一个 GPP 设备到 Diagram

    <4>、ctrl+s保存后拖拽到 Target SDR 进行安装

    <5>、再次启动域管理器和设备管理器

    可以看到 DeviceManagerTest 存在了,双击 DeviceManagerTest


REDHAWK——波形(三)https://developer.aliyun.com/article/1474075

目录
相关文章
|
2月前
|
算法 5G 数据处理
m基于FPGA的PPM光学脉位调制解调系统verilog实现,包含testbench
m基于FPGA的PPM光学脉位调制解调系统verilog实现,包含testbench
67 0
|
8月前
|
算法 网络架构 异构计算
m基于FPGA的8FSK调制解调系统verilog实现,包含testbench测试文件
m基于FPGA的8FSK调制解调系统verilog实现,包含testbench测试文件
40 1
|
8月前
|
算法 测试技术 开发工具
m基于FPGA的2ASK调制解调系统verilog实现,包含testbench测试文件
m基于FPGA的2ASK调制解调系统verilog实现,包含testbench测试文件
80 0
|
8月前
|
算法 物联网 异构计算
m基于FPGA的4FSK调制解调系统verilog实现,包含testbench测试文件
m基于FPGA的4FSK调制解调系统verilog实现,包含testbench测试文件
86 0
|
2月前
|
存储 算法 异构计算
m基于FPGA的多功能信号发生器verilog实现,包含testbench,可以调整波形类型,幅度,频率,初始相位等
使用Vivado 2019.2仿真的DDS信号发生器展示了正弦、方波、锯齿波和三角波的输出,并能调整幅度和频率。DDS技术基于高速累加器、查找表和DAC,通过频率控制字和初始相位调整产生各种波形。Verilog程序提供了一个TEST模块,包含时钟、复位、信号选择、幅度和频率控制输入,以生成不同波形。
82 18
|
2月前
|
IDE 开发工具
REDHAWK——波形(三)
REDHAWK——波形(三)
31 0
REDHAWK——波形(三)
|
2月前
|
XML IDE JavaScript
REDHAWK——波形(一)
REDHAWK——波形
65 0
|
移动开发 算法 异构计算
m基于FPGA的64QAM调制解调通信系统verilog实现,包含testbench,不包含载波同步
m基于FPGA的64QAM调制解调通信系统verilog实现,包含testbench,不包含载波同步
265 1
|
8月前
|
存储 算法 测试技术
m基于FPGA的8ASK调制解调系统verilog实现,包含testbench测试文件
m基于FPGA的8ASK调制解调系统verilog实现,包含testbench测试文件
80 0
|
8月前
|
算法 异构计算
m基于FPGA的4ASK调制解调系统verilog实现,包含testbench测试文件
m基于FPGA的4ASK调制解调系统verilog实现,包含testbench测试文件
81 0