System Generator学习——使用 AXI 接口和 IP 集成器（二）https://developer.aliyun.com/article/1472318
⑩、双击 ZYNQ7 Processing System 以自定义 IP，在出现的界面点击 PS-PL Configuration，展开 HP Slave AXI Interface 然后选择 S AXI HP0 interface，将框框勾上，如下
点击 OK，将此端口添加到 ZYNQ7 Processing System
⑪、找到 AXI 模块的输入接口，s_axis_source，然后用鼠标拖到 processing_system7_0 的 S_AXI_HP0 接口，然后会出现绿色的勾
松开鼠标，弹出的对话框，直接点击 OK，让其自动连接
然后继续点击上方的 Run Connection Automation，出现的界面保持默认配置，点击 OK，使得其余的线连接完成，连接后的结果如下：
⑫、在 Diagram 的下方有个 Validate Design 的工具，使用它来进行设计的检查，确保无误
单击该按键，等待一会儿，出现检查结果，说明此时无误
点击 OK 关闭，此时已经相当于 System Generator 的设计已经成功的导入 IP Integrator 的设计中，存储库的 IP 可以在任何 Vivado 的项目中进行使用，只需要将存储库添加到项目中即可。
接下来将完成设计的最后一步，运行设计生成比特流数据。
4、实现设计
在这一步中，您将实现 IPI 设计并生成比特流
①、在 Flow Navigator 的界面下，点击 Project Manager，使其返回到工程管理的界面
②、Sources 的菜单下，对 Design Sources 下的设计即 design_1 右击，并单击 Generate Output Products
③、在 Generate Output Products 的对话框下，点击 Generate 开始启动以生成必要源文件的过程
④、等待生成完成后，再一次右击 design_1，选择 Create HDL Wrapper
⑤、保持默认的 Let Vivado manage wrapper and auto-update，然后点击 OK 退出窗口
⑥、这时候的 Design Sources 的源文件已经变成了 design_1_wrapper.v，这时的文件已经可以被用于综合，实现以及生成 FPGA下 载所需的比特流数据。
⑦、在 Flow Navigator 菜单下，点击 Generate Bitstream，用以启动其余部分
在弹出的界面点击 Yes，继续运行
出现 Launch Runs 的对话框，按 OK 开始运行
⑧、等待编译完成后，在出现的对话框中，选择 Open Implemented Design 并且点击 OK
⑨、观察此时已实现的设计，设计最后一步也到此结束，可以关闭 Vivado 了。
总结
在本实验中，你了解了如何将 AXI 接口添加到 System Generator 设计中，以及如何将 System Generator 设计保存为 IP Catalog 格式，合并到 Vivado IP Catalog 中，并在更大的设计中使用。还看到了在设计中使用 AXI 接口时， IP Integrator 如何通过连接自动化和提示大大提高生产率。
