前言
没有公共环境和组件作为依托，徒手写验证环境真的是太难了。所以最近我一直在写环境的同时补充公共环境，这次的内容就是封装`uvm_info。
关于systemverilog中宏的使用规则，请参考前文：system verilog环境中使用宏的学习笔记_尼德兰的喵的博客-CSDN博客_systemverilog 宏
场景
每次使用uvm_info时，都需要写下这样一串：
`uvm_info(get_full_name(), $sformatf("xx='h%0h, yy='h%0h", xx, yy), UVM_LOW)
这行代码对我来说实在是有些难以记下，因此我希望能简化$display的语法，就是这样：
`prj_note("xx='h%0h, yy='h%0h, zz='h%0h", xx, yy, zz)
这是我的终极目标，但是没能实现，我是这样做的宏：
`define prj_note(note0,note1,id=get_full_name()) \ `uvm_info(id, $sformatf(note0, note1), UVM_LOW)
这个宏可以实现传进去两个参数："xx='h%0h"和xx，但是不能支持更多的传参，因为","会天然把传参分割。而终极目标里宏的传参个数是不确定的，这个暂时我没有想到太好的办法。
退而求其次，再做几个简化度低一些的宏：
`define prj_low(str,id=get_full_name()) \ `uvm_info(id, str, UVM_LOW) `define prj_mid(str,id=get_full_name()) \ `uvm_info(id, str, UVM_MEDIUM) `define prj_high(str,id=get_full_name()) \ `uvm_info(id, str, UVM_HIGH)
这样多少还是能省点字的，虽然$sformatf这个函数就省不掉了：
`prj_low($sformatf("xx='h%0h, yy='h%0h, zz='h%0h", xx, yy, zz))
