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数字逻辑电路设计实验：加法器

2023-02-22 91
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简介： 数字逻辑电路设计实验：加法器 
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity adder is
  port(a,b,ci:in std_logic;
    co,sum:out std_logic);
end adder;
architecture Behavioral of adder is
  begin
    sum<=(a xor b) xor ci;
    co<=((a xor b) and ci)or(a and b);
  end Behavioral;


zombo_tany
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