0. 前言

 2022 年 3 月 28 日，中国计算机互联技术联盟牵头制定的中国原生《小芯片接口总线技术》标准草案发布并面向社会征求意见。下述 “小芯片接口总线技术” 均指该《小芯片接口总线技术》标准草案。

1. 应用场景

 小芯片接口技术有以下应用场景：

   C2M (Computing to Memory)，计算芯片与存储芯片的互连。

   C2C (Computing to Computing)，计算芯片之间的互连。两者连接方式：

       采用 并行单端 信号相连，多用于 CPU 内多计算芯片之间的互连。

       采用 串行差分 信号相连，多用于AI、Switch 芯片性能扩展的场景。

   C2IO (Computing to IO)，计算芯片与 IO 芯片的互连。

   C2O (Computing to Others)，计算芯片与信号处理、基带单元等其他小芯片的互连。

2. 分层体系架构

 小芯片接口总线技术采用分层架构，其体系结构如图 1 所示，分为数据链路层

（DLL）、物理适配层（PAL）及物理层（PHY），其中物理层又分为物理编码子层（PCS）和物理媒体附加子层（PMA）。

▲图 1：小芯片接口技术体系架构

2.1 数据链路层

 数据链路层衔接上层与物理适配层，提供物理层初始化、事件管理、信息交换状态机及缓存机制等功能。

 数据链路层支持多种接口协议，负责接收上层协议发来的数据，打包为小芯片接口协议支持的 66B Flit 形式，并将 Flit 数据传输给 物理适配层。数据链路层的 Flit 分两种：

   协议 Flit ，帧格式为 1b Ty + 3B7b Hdr + 60B 自定义位 + 2B 校验位（图 2）。 Ty 字段由上层填充，用以指示当前 Flit 为交互类协议 Flit 还是控制类协议 Flit。60B 自定义位来源于上层用户协议。3B7b Hdr 及 2B 校验位由物理适配层填充。

   全数据 Flit ，帧格式为 64B 数据 + 2B 校验位（图 3）。

▲图 2：协议 Flit 帧格式

▲图 3：全数据 Flit 帧格式

2.2 物理适配层

 物理适配层提供数据链路层到物理层的通道特性和信号特性的接口转换功能。

 接收到数据链路层发来的 Flit 数据后，物理链路层负责给插入 FEC 校验位，并负责给协议 Flit 添加 Header 信息。

 小芯片接口总线技术 支持 ① 来源于不同协议的 Flit 混合及 ② Flit 与其他协议数据包交叉混合 。为了区分来源于 PCIe、CXL 等不同协议的 Flit，也为了区分其他不同协议数据包与 Flit 包，每个 Flit 或者其他协议数据包之前额外添加 2B 的 ID 信息。

2.3 物理层

 物理层 PCS 负责数据编码，PMA 负责数据收发、恢复、信道阻抗匹配及相位校准等，其框图如图 4 所示。

▲图 4：PHY 逻辑框图

 发射端（Tx）主要包括通道分发、信号调制和差分/并行/串行接口等功能；接收端（Rx）主要包括通道汇聚、数据块对齐、信号解调和差分/并行/串行接口等功能。

3. 接口

 小芯片接口总线的逻辑接口框图如图 5 所示，其中包含了 PAL 与 PHY 的接口及 PHY 与 PHY 接口，没有规定 DLL 与 PAL 的接口。小芯片接口总线技术 支持 1~8 个基本配置单元模块化组合 的方式来满足不同的带宽需求。

▲图 5：小芯片接口总线逻辑接口框图

3.1 适配层接口

 适配层接口即 PAL 与 PHY 的接口，接口信号按照功能可分为两类：

   数据信号 ，负责数据的传输，包括 Clock、Data、DataValid 及 StartBlock，发送（红色）及接收（绿色）方向各有一组。

   控制信号 （蓝色），从 PAL 到 PHY 的控制信号，包括：

       Reset#，复位信号。

       PHY_Mode[1:0]，物理层接口的工作模式。

       RxEqEval，Rx 均衡评估启动指示信号，用于告知 PHY Rx 进行均衡评估。

       PowerDown[1:0]，控制 PHY 的 Power 模式。

       TxElecIdle，强制 Tx 输出进入电气空闲状态。

3.2 物理层接口

 物理层接口即两个芯片 PHY 与 PHY 之间的接口，小芯片接口总线技术的物理层接口包含 3 种总线接口技术，分别为：

   并行总线接口 ，包含差分时钟 TXCLKP/TXCLKN 及并行数据线 TXDQ[19:0]/RXDQ[19:0]。

   差分串行接口 ，包含可选的差分时钟 TXCLKP/TXCLKN 及差分串行数据线 TXP[3:0]/TXN[3:0]、RXP[3:0]/RXN[3:0]。

   单端串行接口 ，包含可选的差分时钟 TXC

LKP/TXCLKN 及单端串行数据线 TX[3:0]、RX[3:0]。支持的传输速率有 5 Gbps，6.25 Gbps，8 Gbps，10.3125 Gbps，12.5 Gbps，16 Gbps，25.78125 Gbps，32 Gbps。

数据传输要求

 每一种物理层接口在传输数据时的要求都有所不同。采用 DC 耦合方式来简化物理层和封装基板的实现复杂度，目标 BER 为 1e-15。

 对于并行总线接口，其采用差分前向时钟及单端数据线的方式进行 DDR 数据传输，时钟线为双向可切换。并行总线接口每 20 条单端数据线配有 1 根冗余数据线，支持数据线的线路修复。每 20 条数据线对应 1 个 Data Bus Inversion (DBI) 接口，用以指示数据总线反相。每 20 条数据线对应 1 根 DataAck 信号线，接收端用该信号来指示接收数据是否有效。支持的传输速率有 5 Gbps，8 Gbps，10 Gbps，16 Gbps。

 对于差分串行接口，没有前向时钟的概念，接收端需要从接收数据中进行数据时钟恢复（CDR）。小芯片接口总线标准采用低延时扰码技术，以保证 Rx 的 CDR 正常工作。差分串行接口支持的传输速率有 5 Gbps，6.25 Gbps，8 Gbps，10.3125 Gbps，12.5 Gbps，16 Gbps，25.78125 Gbps，32 Gbps， 也可以自定义其他传输速率 。若 IP 支持的最高速率高于 32 Gbps，该 IP 必须实现所有差分串行接着支持的速率。

 对于单端串行接口，标准草案中为给出相关要求。

4. 封装

 

 小芯片接口总线技术支持标准封装与先进封装，两种封装的小芯片接口总线并无太大功能上的区别。

5. 参考

   Chiplet 团体标准：小芯片接口总线技术要求（征求意见稿），v3.7