UCIe 产生背景
摩尔定律面临失效
为了迎合快速发展的功能及性能需求，芯片中的 Core 和 其他 IP 越塞越多，芯片越做越大。但芯片不是想做多大做多大，目前芯片最大尺寸受限于芯片光罩的尺寸。为了在有限的光罩范围内放置更多的晶体管，所需的工艺制程越来越小，但工艺制程也是有极限的。
降本增效的需求
相同条件下，芯片面积越大，芯片良率相对越低；芯片制程越小，成本越高。且每升级一次，都需要重新进行设计及流片，产品推向市场的时间线也随之拉长。降本增效是必然趋势。
通用 Chiplet 互连技术的需求
摩尔提出摩尔定律的同时，便考虑到了其失效的一天，提出了多个小芯片单独封装、互连组成大芯片的方式，这就是日前甚嚣尘上的 Chiplet 封装技术。为了避免重复造轮子、最大程度整合各家之长，很有必要实现一种能够无缝连接各家 Chiplet 的通用的 Chiplet 互连技术。在广泛参考PCIe、CXL、USB 等开放生态之后，通用 Chiplet 互联协议 UCIe 应运而生。
▲图 1：采用 UCIe 互连的 Chiplet 系统
UCIe 基本概念
UCIe 是什么？
UCIe，全称 Universal Chiplet Interconnect Express，通用小芯片（Chiplet）接口标准，是一种通用的、开放的、支持 CXL/PCIe/其他自定义等多协议的片上 Chiplet 间互联互通的标准，旨在构建一种面向同一封装（On-package）的 Chiplet 开放生态。该标准最初由 Intel 提议制定并开放给业界，多家业界巨头共同参与制定。
2022 年 3 月 2 日，Intel、AMD、ARM、Meta、MicroSoft、Qualcomm、Samsung、ASE、TSMC、Google Cloud 十大产业巨头联合宣布成立行业联盟，共同打造 Chiplet 互联标准、推动开放生态，并推出了 UCIe 标准 1.0 版本。
▲图 2：UCIe 宗旨（图源 UCIe 官网）
UCIe 主要特性
- UCIe 主要特性如下：
- UCIe 从 PCIe 扩展而来，是个分层协议，协议层支持 PCIe 6.0 及 CXL 2.0/3.0 的生态。
- UCIe 支持 X16 Standard 及 X64 Advanced Package 两种封装模式，不同条件下单 Lane 支持的传输速率有 4, 8, 12, 16, 24, 32 GT/s。
- UCIe 物理链路上有 Mainband 及 Sideband 两大数据通路。
- 单个 UCIe Adapter 可桥接多协议栈，支持多个物理层 Module。
- UCIe 主要应用为 On-Package Chiplet 板上互连，也支持基于 Retimer 的 Off-Package 长距离互连。
- 误码率极低，低速时 BER<1e-27，高速时 BER<1e-15。
- 不同工艺制程的 Chiplet 可以通过 UCIe 链路互连。
- 主打低延时、低功耗、高带宽密度。
UCIe 协议简介
UCIe 是个分层协议，分为协议层、物理层及两者之间的 D2D(Die-to-Die) Adapter。层与层之间通过标准接口进行连接，其中协议层与 Adapter 之间的接口称为 FDI (Flit-Aware Die-to-Die Interface)，Adapter 与 物理层之间的接口称为 RDI (Raw Die-to-Die Interface)。UCIe 分层情况及各层主要功能如图 3 所示。
▲图 3：UCIe 协议分层
协议层
UCIe 1.0 协议层支持 PCIe 6.0、CXL 2.0/3.0 及 Streaming Protocol。Streaming Protocol 是指用户定制的协议，只要 D2D 两端的协议层能够互相识别即可。无论是哪种协议，协议层在 Mainband 上传给 D2D Adapter 的数据包都应该是 Flit 模式，这也是为什么 UCIe 支持 PCIe 6.0 但不支持 PCIe 5.0 及之前版本的原因。
D2D Adapter
D2D Adapter 主要有以下几大功用：
- 实现 CRC 计算、重传、Parity 计算等工作，确保数据可靠传输。
- 对 UCIe 链路状态进行管理。
- 通过 Sideband 消息跟对端的 UCIe 设备进行协商，确定采用的协议及一些参数。
- 做多个协议层的 Arb/Mux。
上边提到了 Sideband。跟 PCIe/CXL 不同，UCIe 把协议及参数协商从 Mainband （TS 序列）摘出来，由 Sideband 接口去做。
上述第 4 条是个较引人注目的点。UCIe 支持多个协议层架在统一 Adapter 上，每一个协议层都通过一组标准的 FDI 接口与Adapter 相连，通过 Adapter 中的 Arb/Mux 实现多个协议层的分时复用（图 4）。
物理层
还是老一套，UCIe 物理层分为了逻辑物理层及电气物理层。逻辑物理层 UCIe 链路的初始化及链路训练，负责将 Adapter 发来的数据分发到各条 Lane 上、Lane 序重排、坏 Lane 修复及时钟校正等等。
UCIe 采用 DDR 双倍时钟速率采用的方式来传输数据，且有独立的 Forward Clock 供到对端。UCIe 单个 Adapter 可对接 1、2 或 4 个物理层 Module。配置为 2 个 Module 的示意图如图 5 所示。
电气物理层方面，UCIe 支持 Standard 及 Advanced Package 两种封装形式，支持低功耗模式，单 Lane 支持的传输速率有 4, 8, 12, 16, 24, 32 GT/s。
观点：为什么 UCIe 比 PCIe 更适合 Chiplet 互连？
UCIe，Universal Chiplet Interconnect Express，通用小芯片接口标准，从其名称也能看出来，它是专为 Chiplet 互连而生的一种协议，它理应比 PCIe 更适合 Chiplet 互连。
先讲通用性。UCIe 是 PCIe 的扩展，UCIe 不但支持 PCIe、CXL，还支持用户定制的 Raw Mode，而且支持多个协议栈架在同一 D2D Adapter 上，用户选择余地更多。UCIe 支持将不同工艺、不同封装技术的小芯片互连在一起，支持 2D、2.5D 等多种封装方式，这是 PCIe 做不到的。
UCIe 具有支持传统低带宽设备的 X16 Standard Package，还具有支持 TB/s/mm 量级高带宽密度的 X64 Advanced Package。UCIe 支持 On-Package 板上互连，还支持基于 Retimer 的 Off-Package 外部连接的应用场景。
再讲性能与复杂度。跟 PCIe 相比，UCIe 传输时延更低、功耗更低、速率更高、BER 更低，在功耗和性能的平衡方面做得比 PCIe 更好。UCIe 的 Sideband、DDR、Forward Clock 设计，使得 UCIe 在模块设计上复杂度比 PCIe 更低，模块验证也比 PCIe 更加容易。
最后讲开放性与生态。UCIe 的宗旨就是建立 Chiplet 开放生态，其比 PCIe 更加开放。摩尔定律放缓、标准 Chiplet 互连协议呼声愈高，UCIe 一出场便有 Intel、ARM、TSMC 等一众大厂加持且该名单还在快速变长，加之 UCIe 协议层完全兼容既有的基于 PCIe 的生态，天时地利人和，稍加时日，其生态势必赶超 PCIe。
总结
UCIe 1.0 只是一个开始，却已带给我们莫大惊喜，未来可期。当然，中国原生的 Chiplet 团体标准《小芯片接口总线技术要求（草稿）》需同样受到重视。
参考
UCIe Spec r1.0, Chapter 1
Universal Chiplet Interconnect Express (UCIe)®: Building an open chiplet ecosystem
UCIe 官网
打破Chiplet的最后一道屏障：全新互联标准UCIe宣告成立
夏晶：谈一下 UCIe
刘洋：UCIe 初解读
小芯片 Chiplet UCIe技术
芯片制程的物理和工程极限究竟在哪里？1nm是摩尔定律的尽头？
