Verilog语法入门（十一）有限状态机（FSM）

moduledivideby3FSM(inputclk,
inputreset,
outputq);
parameters0=2'b00parameters1=2'b00parameters2=2'b00reg[1:0]state;
reg[1:0]nextstate;
always@(posedgeclk,posedgereset)if(reset)state <=s0;
elsestate <=nextstate;
always@(*)case(state)s0:   nextstate=s1;
s1:   nextstate=s2;   
s2:   nextstate=s0; 
default:nextstate=s0;
endcaseassignq=(state==s0);
endmodule// 其中，第一个always为FSM的第一段；第二个always块为FSM的第二段；// 最后的assign语句为FSM的第三段。如有多个信号，可继续使用assign或always语句进行处理。