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Verilog语法入门（十）七段数码管

2023-02-10 188
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简介： Verilog HDL是一种硬件描述语言（HDL:Hardware Description Language），以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。 Verilog HDL和VHDL是世界上最流行的两种硬件描述语言，都是在20世纪80年代中期开发出来的。前者由Gateway Design Automation公司（该公司于1989年被Cadence公司收购）开发。两种HDL均为IEEE标准。

七段数码管

modulesevenseg(input[3:0]data,
output[6:0]segments);    
always@(*)case(data)0: segments=7'b111_11101: segments=7'b111_11102: segments=7'b111_11103: segments=7'b111_11104: segments=7'b111_11105: segments=7'b111_11106: segments=7'b111_11107: segments=7'b111_11108: segments=7'b111_11109: segments=7'b111_1110default: segments=7'b111_1110endcaseendmodule
Nirvana;
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