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Verilog语法入门（九）异步复位电路

2023-02-10 133

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简介： Verilog HDL是一种硬件描述语言（HDL:Hardware Description Language），以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。 Verilog HDL和VHDL是世界上最流行的两种硬件描述语言，都是在20世纪80年代中期开发出来的。前者由Gateway Design Automation公司（该公司于1989年被Cadence公司收购）开发。两种HDL均为IEEE标准。

异步复位电路

moduleflopren(inputclk,
inputreset,
inputen,
input[3:0]d,
inputreg[3:0]q);
always@(posedgeclk,posedgereset)if(reset)q <=4'b0;
elseif(en)q <=d;
endmodule// 异步复位 ：在always的敏感变量列表中，包含了posedge clk（clk信号上升沿） // 和posedge reset（reset信号下降沿）// 两个条件，只要有一个条件发生，便会执行always块内的逻辑。复位处理逻辑应具有最高的优先级。

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