Verilog语法入门（七）D触发器

moduleflop(inputclk,
input[3:0]d,
inputreg[3:0]q);
always@(posedgeclk)q <=d;
endmodule// 时序逻辑 ：电路具有记忆功能，电路状态不但与当前输入有关，还与前一时刻的状态有关。// 同步逻辑 ：在同一的时钟信号激励下工作，输出只在时钟的上升沿（或者下降沿）发生变化。// reg ：除wire类型外，另外一种常用的数据类型，一般表示寄存器类型数据，不过并不绝对，// 记住一条原则：在always块内被赋值的信号应定义成reg型，用assign语句赋值的信号应定义成wire型。//而always即能实现组合逻辑赋值，又能实现时序逻辑赋值操作，且可以包含多条赋值表达式，多条赋值表达式，//则应位于begin/end对中间//always@()括号里面是敏感信号。//always@(posedge Clk)敏感信号是posedge Clk含义是在上升沿的时候有效。//敏感信号还可以negedge Clk含义是下降沿的时候有效，//这种形式一般时序逻辑都会用到。//还可以是这个一符号，如果是一个则表示一直是敏感的，一般用于组合逻辑。